随着晶体管尺寸缩小至原子限，计需求却与日俱增。将芯片送入三维空间是未来的发展向：芯片堆叠在起，可以在相同的空间内完成多计任务，从而节省时间和能源。种名为混键的三维芯片制造技术正引着这变革。上个月湖南保温护角专用胶，两个研究团队利用这项技术，在每毫米的距离内实现了比以往多数十万个连接，创造了新的纪录。
这两项成果均在佛罗里达州奥兰多举行的IEEE电子元件与技术大会（ECTC）上发表，它们都显著缩小了键间距，即连接混键芯片的铜触点之间的距离。间距越小，封装内可容纳的触点就越多，计率也就越。
“当我们讨论精细间距的混键技术时，我们可以直接考虑降低功耗、实现密集的互连，并切实器件间的通信，”法国微电子实验室CEA-Leti的研究工程师Melissa Najem表示。“这对于满足下代半体器件（例如人工智能、能计和带宽存储器）快速增长的需求至关重要。”
混键技术是将铜焊盘和缘层放置在两个或多个芯片的表面，将它们挤压在起，并加热使铜膨胀并粘，从而形成电气连接。为了确保该工艺成功，连接焊盘须精确对准，误差小于微米。
ECTC 的两项纪录采用了不同的混键法。总部位于比利时的半体研究中心Imec创造了芯片整片晶圆混键的新纪录。这种晶圆对晶圆 (W2W) 键法适用于存储器和逻辑应用，但由于对晶圆均匀要求较，因此在其他应用域灵活较差。Imec 与芯片制造设备制造商 EV Group 作，将W2W间距缩小至200 纳米，此前的低纪录为去年公布的250 纳米。
CEA-Leti 的这项纪录采用了种从芯片到晶圆 (D2W) 的堆叠技术，即将单个芯片（也称为晶粒）放置在整片晶圆上（就像在披萨上放意大利辣香肠样）。这种法允许芯片制造商自由组堆叠芯片的尺寸和。研究人员展示了1 微米的 D2W 间距——没错，这比 W2W 的里程碑式成就大了五倍，但比之前公布的 2 微米纪录缩小了 50。1 微米的间距意味着每平毫米有 100 万个连接，是之前的四倍。
晶圆对晶圆和芯片对晶圆混键
W2W混键是两种法中为直接的种：连接精度要求低至50纳米湖南保温护角专用胶，但硅片的均匀使得这项精细的工作相对容易些。实现小的W2W间距主要取决于尽可能平滑连接点。
为了达到200纳米工艺的低要求，研究人员改进了种名为化学机械抛光（CMP）的工艺，Imec 3D系统集成项目总监佐尔特·托凯（Zsolt Tokei）表示。他们还将这项改进与晶圆对准和铜焊盘设计的改进相结。
应用材料公司异构集成工程师斯里尼迪·拉马穆尔蒂（Srinidhi Ramamoorthy）并未参与这两项突破进展，她指出，些研究机构已经制造出晶圆间距小于200纳米的晶圆，但这些记录并未与电能测试和可靠数据同公布。她表示，缺少这些信息，这些数据“并非终的晶圆间距”。
对于D2W工艺而言，1微米的精度记录多地取决于对准精度而非表面光洁度：试想下，要反复地将片意大利辣香肠精确地放在披萨上的某个位置，pvc管道管件胶而且每次都要做到微观精度。Najem表示，CEA-Leti的这项记录是通过改进对准工艺以及CMP工艺实现的。
CEA-Leti 芯片键到晶圆上的芯片类型是种测试载体，用于记录信息以评估电气连接。Najem 表示，该测试载体获取了多个间距别的数据，虽然间距大于 1 μm 时约 90 的情况下电气良率良好，但间距为 1 μm 时，这数字下降到 22。
纳杰姆表示，提良率是下步研究向之。“拥有好的器件固然重要，但了解它们的互连率也同样重要。”她说道。
混键的重要
由于美国出口管制限制了华为使用的芯片制造工具，该公司正转向3D芯片堆叠技术以持续提晶体管密度。上个月，华为在上海举行的IEEE电路与系统研讨会上展示了其混键技术的里程碑式成果。作为追赶全球芯片制造商计划的部分湖南保温护角专用胶，华为表示，公司已在其下代麒麟处理器中实现了1.5微米间距的混键技术。这可能标志着华为在与全球芯片制造商的竞争中迈出了重要步，但华为采用的具体技术尚不明确。
们不愿妄加猜测华为是如何取得这成就的，但他们也并不怀疑。“连接可以通过多种式实现，”Imec 的 Tokei 说，“做事从来不只有种法。”
全球芯片行业的下步发展向很明确：将当前的研究成果从实验室向市场，并不断取得新的突破。Yole Group 的半体封装技术和市场分析师 Gabriela Pereira 表示，目前批量生产的芯片间距，D2W 为 6-9 微米，W2W 为 1-2 微米。她指出，诸如对准和表面平滑等研究难题阻碍了批量生产的进程，因为批量生产需要速度和可重复。
佩雷拉补充说，业界终可能会重视D2W技术而非W2W技术，因为D2W技术用途灵活。纳杰姆等研究人员也持相同观点。
“很多应用都在这里，就等着芯片到晶圆混键技术的改进，”Najem说道。
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